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VERILOG基础知识
verilo ，verilog ，基础知识
EDA 技术 gaochy1126 2023-5-29 3 9069 gaochy1126 2023-5-29 14:38
问一个Verilog 程序的问题，实现数据总线
verilog ，数据总线 ，CPLD ，PLD ，寄存器
FPGA论坛 zhousun 2010-5-26 3 3696 zhousun 2010-5-29 20:52
modelsim新建文件和打开verilog文件报错 attach_img
modelsim ，verilog ，AC ，win ，pen
FPGA论坛 shcshc1234 2016-4-20 3 1484 shcshc1234 2016-4-21 18:03
各位大神有使用verilog实现RS485总线通信或者hub集线器的么，相关的资料也可~
verilog ，总线通信 ，RS485总线 ，HUB集线器
FPGA论坛 诺坎普奇迹 2018-3-19 3 2658 玄德 2018-8-9 11:48
Verilog的for循环的相关问题
verilog ，FOR循环 ，Input ，电路 ，npu
FPGA论坛 平漂流 2018-8-22 3 2467 蒋哈哈 2018-11-24 18:50
verilog程序时序问题 attach_img
verilo ，verilog ，verilog程序 ，时序
FPGA论坛 feiyang0725 2025-3-3 3 4069 aozima 2025-3-3 15:23
为什么使用QUARTUS II编译不生成.SOF文件？
Quartus ，编译 ，编写 ，verilog ，verilo
EDA 技术 pianran 2008-10-14 3 18192 嘴角的好望角 2012-8-26 11:01
请教关于FPGA设计输入转化的问题
FPGA设计 ，原理图 ，hd ，HDL ，verilog
EDA 技术 东方不败 2008-10-21 3 2173 xlking 2008-10-24 11:52
代码风格问题
代码 ，verilog ，verilo ，函数 ，C++代码
FPGA论坛 armsnow 2011-2-28 3 1897 armsnow 2011-3-2 09:03
Verilog问题
verilog ，LED ，TE ，integer ，ST
万利电子 yybj 2013-3-26 3 2984 xsgy123 2013-3-26 20:03
Verilog实现勾股定理
verilog ，verilo ，ip
FPGA论坛 青柚子 2016-5-3 3 1338 abcdfff 2016-6-12 09:13
Verilog调用vhdl代码，参数传不进去！！！ attach_img
verilog ，VHDL ，HDL代码 ，AC ，Gen
FPGA论坛 robotouch 2016-9-13 3 1544 robotouch 2016-10-25 22:04
VERILOG
verilog ，verilo
FPGA论坛 qqbacon1s 2018-9-7 3 926 蒋哈哈 2018-11-24 17:55
verilog中能否在.V文件中对.gdf文件继续修改？
verilog ，verilo ，信号 ，硬件
EDA 技术 miantan 2007-1-18 2 3064 zhh124 2007-1-31 18:49
如何用时序逻辑电路和VERILOG分别实现以下的功能？
verilog ，时序逻辑电路 ，CPU ，信号 ，寄存器
ZLG yhhdsp 2009-3-29 2 2057 jumpoo 2009-5-15 14:09
Verilog HDL 与VHDL的区别
verilog ，VHDL ，Quartus ，UART ，VerilogHDL
FPGA论坛 mjx91282041 2011-3-1 2 2859 armsnow 2011-3-4 21:08
verilog乘法、除法器
verilog ，除法器 ，verilo ，乘法器
FPGA论坛 caiwenwen355 2011-5-17 2 3015 shuiyangyang 2011-5-19 23:12
modelsim支持system verilog仿真吗
modelsim ，System ，verilog ，仿真 ，systemverilog
FPGA论坛 sunt8707 2011-8-27 2 4766 1291789068 2011-11-23 21:08
如何用verilog实现时钟的相位延迟？
verilog ，时钟 ，相位 ，verilo
FPGA论坛 技术达人 2014-2-24 2 4778 GoldSunMonkey 2014-3-6 00:08
请教Verilog中case书写用法
verilog ，verilo ，se
FPGA论坛 s_h_q 2015-1-6 2 2189 littbi 2017-12-17 11:19
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