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littbi

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quartus RTL仿真和门极仿真结果不一样怎么处理
2017-12-17 11:30
  • FPGA论坛
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  • 2337
  门级仿真会考虑门的延时,最好用时序电路,逻辑电路容易出现毛刺,让仿真结果不正确 ...  
语法错误A begin/end block was found with an empty body.
2017-12-17 11:28
  • FPGA论坛
  • 2
  • 5067
  always @(posedge clk) begin if(clr) Q  
Verilog串口通信问题
2017-12-17 11:24
  • FPGA论坛
  • 6
  • 1965
  设置一个发送使能,将按键和发送使能相连,按下的时候使能打开,开始发送,不过考虑时序的原因,你应该在加 ...  
请教Verilog中case书写用法
2017-12-17 11:19
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  • 2
  • 2060
  不行吧,你这样是减号  
同段代码 在 test bench和在工程模块中结果不一样
2017-12-17 11:17
  • FPGA论坛
  • 2
  • 1241
  阻塞赋值和非阻塞赋值的差别,第一个的值直接给了m_axi_mm2s_rvalid,不用等待上升沿,所以提前了一个周期 ...  
哪位大神帮忙看一下Verilog程序,是哪里的问题
2017-12-17 11:11
  • FPGA论坛
  • 6
  • 1429
  这是个时钟是吧,最好把错误提示贴出来  
初学Verilog,出现的错误解决不了,求帮忙
2017-12-17 11:09
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  • 9706
  重新建立一个项目,将项目名和存储的文件名和模块名相同即可  
刚学Verilog,编了下面的程序,仿真时运行出不来结果
2017-12-17 11:07
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  • 1409
  代码应该没有错,仿真的步骤是不是错了,我用过文件仿真,好像要设置一下东西。 ...  
我的 VGA 模块来了,含视频教程。大家看看
2020-1-2 23:03
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  • 12047
  想学  
勇敢的芯伴你玩转Altera FPGA连载28: 内里本质探索——器件...
2017-12-12 15:39
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  • 825
  altera fpga 的工作方式是查找表 而赛灵思的fpga是门阵列  
FPGA做的OV7670的图像显示(EDK方式实现),小玩意儿
2018-3-8 16:02
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  • 2612
  我最近在学fpga,快到图像显示那一块了,大神麻烦发我一份参考一下,谢谢 ...  
verilog 写的串口 在一个状态机里面,有一个寄存器无法执...
2017-12-10 22:35
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  • 2116
  你仿真看得到cnt16加得到8 以上吗?  
testbench的设置问题
2017-12-10 21:53
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  • 1206
  将8改为32即可  
【锆石科技】关于 Verilog HDL 语言的一些关键问题解惑
2024-2-6 19:21
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