oucchina

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有容乃大，无欲则刚。

请教一个FIFO时序是否会发生冲突

2013-3-27 14:38

FPGA论坛
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好像读空后再读一个周期才是最后一个数据。

好像一般来说，读请求之后，需要缓一个周期再读，以前看一篇**介绍说fifo内部是时钟下降沿动作的。 ...

检测边沿问题

2013-3-27 23:27

FPGA论坛
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如果采样时钟比检测信号频率高很多的话，最好每三个以上的采样时钟检一次。 ...

成功的开始最重要！FPGA入门心得

2014-2-21 12:26

FPGA论坛
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靠，这些入门条件有几个人能具备，扯。。。

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