verilog HDL寄存器元素赋值问题
2010-8-9 22:20
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找些书看看吧，夏宇闻老师的书上有提到。
temp[1]是第1个寄存器，temp[0]是第0个。
有4个是指reg [15:0] temp[3:0]？
那连续赋4次，temp[3]=16'd0; t ...
3# 欧阳青云
这个好像不能直接取到bit,先设个变量。
wire [15:0] a= temp[1];
wire a_2=a[2]; ...
temp[1] =16'd0;
temp[0] =16'd0;
大家都来讨论一下新手怎么学习fpga
2024-11-27 09:18
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唉，话说以前真没有注意映射成硬件上的，总是上来就是写，在写的时候设计…… ...
数字设计&verilog 每周一练（一 二）
2024-11-27 09:18
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64# 欧阳青云
好，学习了，PWM指占用比可调是么？
37# flashxujun
assign 赋值的时候为什么用&& ，难道不应用&?
对FPGA的几点疑问
2010-8-9 17:38
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你的问题好庞大呢@@，我也是新人一枚，试着回答一下啊，抛砖引玉
1找工作这个，还是要看个人能力的以及你的 ...
制作USB blaster遇到的问题
2010-8-11 17:20
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牛人啊，自己动手做的？
不知道呢~~会不会是下载线的问题
用quantus2 7.2编译下载程序时出错的原因
2010-8-9 16:16
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在百度里搜"found pins functioning as undefined clocks",第一个就跳出答案了。。
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