module 模块是否可以不用clk 触发?
2013-12-10 22:45
- FPGA论坛
- 4
- 1474
我不需要它一直产生,要是clk触发的话它就一直产生,我想back0ff_flag为1的时候,产生一个随机数,然后为 ...
最近在写一个产生伪随机数的verilog程序。想问module(backoff_flag,backoff_time)这样是否可以?backoff_fl ...
function函数中是否可以用非阻塞赋值
2013-12-9 17:20
- FPGA论坛
- 0
- 944
关于verilog实现CRC的问题
2013-12-3 17:30
- FPGA论坛
- 11
- 2119
cc2500接收数据
2020-7-11 22:14
- 通信技术
- 13
- 3316
2
3
近期访客