
HuaWei Verilog 约束
2024-5-23 18:19
- FPGA论坛
- 36
- 16879


Verilog HDL 在Quartus13综合后,AS模式固化后执行异常
2022-6-19 23:20
- FPGA论坛
- 2
- 2422


包含5款ALTERA FPGA开发板原理图合集
2024-2-13 10:30
- FPGA论坛
- 82
- 14339


FPGA通过高速串行接口与SFP光口通信悬尝。
2022-2-24 16:32
- FPGA论坛
- 8
- 2802






2分钟程序求助
2021-12-9 10:03
- FPGA论坛
- 3
- 3170
cyclone V 的LVDS接收数据不稳问题,求解答
2021-8-27 20:43
- FPGA论坛
- 0
- 6529
产生振荡的原因是什么?
2021-8-14 17:50
- 模拟技术论坛
- 5
- 6401
AD9642与altera FPGA的时序处理
2019-7-8 09:45
- FPGA论坛
- 3
- 1024
AD19发布了,大家来尝鲜吧
2024-5-16 08:46
- PCB技术
- 89
- 13433
ADC采集 频率高了看不到波形
2018-11-2 22:55
- FPGA论坛
- 12
- 2077
找FPGA技术高手合作
2018-11-1 14:22
- FPGA论坛
- 11
- 1943
88E1111的RX_CLK没有输出的问题
2017-10-14 18:32
- FPGA论坛
- 8
- 3812
2
3
近期访客