sopc中altlvds_rx的IP核怎么把12位的并行数据降速输出啊
2013-12-4 22:40
- FPGA论坛
- 1
- 1627
经过一个异步FIFO进行并串转换，读取时钟稍微慢点
FPGA资料
2013-12-4 22:36
- FPGA论坛
- 111
- 14085
:D感谢
AD输出如何验证其正确性
2013-12-5 15:07
- FPGA论坛
- 5
- 1307
首先是信号发生器给出一个信号，输入到FPGA后，用chipscope抓取数据，在chipscope中有个bus可以看到趋势是 ...
cyclone ii 的PLL时钟相位延迟问题
2013-12-4 22:20
- FPGA论坛
- 2
- 1214
时钟问题最好直接下板子后直接用示波器测试观察波形，功能仿真一般不是太准确 ...
用modelsim给testbench编译时的问题
2013-11-24 21:20
- FPGA论坛
- 2
- 1846
我觉得是仿真之前先把仿真库编译下
FPGA时钟问题，急急急！！加急急急！！
2013-12-4 22:15
- FPGA论坛
- 7
- 1377
ISE12.2中有clocking wizard么？直接用PLL不就行了
2
3
近期访客