如何用原理图设计方法给各个输入付初值~
2017-4-13 18:53
- FPGA论坛
- 0
- 596
关于IP核的LPM-add_sub 模块的设置问题，求解答~
2017-1-13 15:32
- FPGA论坛
- 2
- 1242
用verilog 写 u（k）=u（k-1）+error 怎么写
2017-1-13 15:20
- FPGA论坛
- 10
- 1376
自己做了块FPGA板子 下进程序后没反应 求助~！！！
2016-11-7 11:13
- FPGA论坛
- 1
- 1323
求助~~~~~~~~~板子时钟调试出现问题
2016-10-8 13:58
- FPGA论坛
- 0
- 546
自己做了个FPGA板子 调试的时候发现了一些问题
2016-10-10 12:56
- FPGA论坛
- 2
- 780
2
3
近期访客