13knaaaaa

粉丝 1 | 主题 1 | 回帖 6

时钟驱动下的输出信号的偏移约束

2016-2-17 15:27

FPGA论坛
1
782

自己顶一个

这两天做时序约束遇到一个关于FPGA偏移约束问题：晶振输入FPGA的时钟 sys_clk 50MHz，经过DCM输出30MHz时 ...

DCM输出时钟下，怎么对输出信号进行偏移约束？

2016-5-17 23:28

FPGA论坛
26
6031

PLC精品课程

2014-1-20 13:29

电路赏析
157
20868

2

3

近期访客