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VERILOG实现异步FIFO
FIFO ，verilo ，verilog ，异步 ，异步FIFO
EDA 技术 gaochy1126 2023-5-29 1 9702 gaochy1126 2023-5-29 14:55
VERILOG分配语句
verilo ，verilog
EDA 技术 gaochy1126 2023-5-29 1 9483 gaochy1126 2023-5-29 14:53
Verilog设计的可综合性与问题分析
verilo ，verilog
EDA 技术 gaochy1126 2023-5-29 3 9882 gaochy1126 2023-5-29 14:49
VERILOG实现串口传输UART
UART ，verilo ，verilog ，串口 ，串口传输
EDA 技术 gaochy1126 2023-5-29 16 11018 gaochy1126 2023-5-29 17:02
VERILOG 除法器
verilo ，verilog ，除法器
EDA 技术 gaochy1126 2023-5-29 0 9497 gaochy1126 2023-5-29 14:40
VERILOG基础知识
verilo ，verilog ，基础知识
EDA 技术 gaochy1126 2023-5-29 3 8988 gaochy1126 2023-5-29 14:38
verilog的signed类型有哪些?
verilo ，verilog
EDA 技术 gaochy1126 2023-5-29 1 8185 gaochy1126 2023-5-29 14:35
VERILOG 可综合和不可综合的理解 attach_img
verilo ，verilog
EDA 技术 gaochy1126 2023-5-29 0 8473 gaochy1126 2023-5-29 14:32
夏宇闻老师书第9章例9.4的问题 attach_img
verilo ，verilog ，仿真 ，数字系统 ，数字系统设计
FPGA论坛 比神乐 2023-3-21 6 1223 比神乐 2023-3-22 10:14
Verilog中wire与reg类型学习
Wire ，verilo ，verilog
EDA 技术 gaochy1126 2023-3-18 0 8400 gaochy1126 2023-3-18 12:56
Verilog基本语法之wire和reg
Wire ，verilo ，verilog
EDA 技术 gaochy1126 2023-3-18 0 8473 gaochy1126 2023-3-18 12:55
Quartus II 中 Verilog 常见警告/错误汇总
Quartus ，UART ，verilo ，verilog
EDA 技术 gaochy1126 2023-2-28 1 7137 gaochy1126 2023-2-28 22:34
Verilog自学 attach_img
时序 ，触发器 ，AC ，触发 ，verilog ，自学
EDA 技术 gaochy1126 2023-2-18 0 2811 gaochy1126 2023-2-18 15:50
Verilog中begin...end和fork....join的区别和用法
TEST ，Wire ，Input ，npu ，verilog ，FOR
EDA 技术 gaochy1126 2023-2-18 12 3933 gaochy1126 2023-2-28 22:13
关于Verilog中begin···end语句执行顺序
时序逻辑 ，时序 ，阻塞赋值 ，阻塞 ，顺序 ，verilog
EDA 技术 gaochy1126 2023-2-18 0 2575 gaochy1126 2023-2-18 15:45
verilog去除毛刺的方法
ST ，硬件 ，信号 ，ge ，AI ，verilog
EDA 技术 gaochy1126 2023-2-18 0 2482 gaochy1126 2023-2-18 15:39
verilog中的毛刺产生
se ，ST ，GS ，原因 ，AC ，verilog
EDA 技术 gaochy1126 2023-2-18 0 2535 gaochy1126 2023-2-18 14:55
Verilog中毛刺问题
时钟 ，电平 ，锁存器 ，触发器 ，触发 ，verilog
EDA 技术 gaochy1126 2023-2-18 0 2591 gaochy1126 2023-2-18 14:45
Verilog中reg和wire的区别总结
设计 ，输入输出 ，模块 ，输出 ，Wire ，verilog
EDA 技术 gaochy1126 2023-2-18 12 3387 gaochy1126 2023-2-28 22:15
Verilog中wire与reg类型的区别
信号 ，组合 ，触发 ，输出 ，verilog ，Wire
EDA 技术 gaochy1126 2023-2-18 12 3548 gaochy1126 2023-2-28 22:11
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