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新手学EDA，verilog HDL和VHDL两种语言如何选择？
EDA ，verilog ，VHDL ，VerilogHDL ，vhdl语言
EDA 技术 金木年华fly 2012-12-23 19 5621 gaochy1126 2019-11-30 22:09
如何用verilog将50M的晶振频率分位1HZ
verilog ，晶振 ，hz ，时钟 ，相位
EDA 技术 benxiaohai111 2012-12-19 1 2043 greenapl1985 2013-1-27 22:46
Verilog中阻塞与非阻塞式赋值解惑
verilog ，阻塞 ，HDL ，VHDL ，hd
FPGA论坛 ChaiTF 2012-12-18 2 1811 XiaoWei369 2012-12-18 12:08
Verilog HDL建模技巧 ：低级建模 仿顺序操作
HDL ，verilog ，建模 ，流水灯 ，函数
FPGA论坛 xjsxjtu 2012-12-15 15 1995 GoldSunMonkey 2012-12-27 21:34
基于verilog设计的秒表
verilog ，时钟 ，FPGA ，hz ，信号测试
数字广电 王一冰 2012-12-13 0 1784 王一冰 2012-12-13 20:15
新手求教，Verilog 写的抢答器 attach_img
抢答器 ，verilog ，ck ，AC ，ov
EDA 技术 jim727 2012-12-12 10 2591 zhaorj8780 2013-1-16 18:59
verilog学习五点经验分享
verilog ，RS ，ST ，ge ，时钟
EDA 技术 FangTT 2012-12-11 5 2364 bill_shi68 2013-5-10 20:13
verilog学习五点经验分享 digest
verilog ，代码 ，信号 ，硬件 ，调试
FPGA论坛 FangTT 2012-12-11 61 20335 changwan1 2017-4-16 18:24
新手求助大家 attach_img
脉冲 ，verilog ，Verilog语言 ，verilo
FPGA论坛 spspssp 2012-12-11 2 1215 cuianbin 2012-12-11 20:10
Verilog HDL语言always块未声明positive或negative导致的时钟不对准 attach_img digest
时钟 ，verilog ，Positive ，negative ，hdl语言
FPGA论坛 FangTT 2012-12-9 5 2873 薇儿安蓝 2013-1-30 13:52
求解verilog attach_img
verilog ，AD ，module ，AC ，DM
FPGA论坛 fengyiyong 2012-12-6 15 2399 whio 2012-12-13 16:28
求解verilog
verilog ，AD ，module ，DM ，代码
ZLG fengyiyong 2012-12-6 0 1711 fengyiyong 2012-12-6 22:56
如何将自己写的VHDL/verilog模块封装成IP核?
ip核 ，verilog ，VHDL ，封装 ，App
FPGA论坛 onenavigator 2012-12-6 2 2755 hawksabre 2012-12-6 21:31
PSOC 能够使用Verilog 写自定义的外色吗？ attachment
PSOC ，SOC ，verilog ，verilo ，ps
英飞凌MCU论坛 yoyofair 2012-12-6 4 2002 PSoC小子 2012-12-6 20:32
请大家看看我的小i程序有什么问题(请尽量指出)
C语言 ，HDL ，LED ，verilog ，VerilogHDL
FPGA论坛 pihois 2012-11-30 7 2008 jahnson066 2012-12-4 12:11
FPGA求助
FPGA ，HDL ，hd ，verilog ，VerilogHDL
FPGA论坛 gibenlin 2012-11-30 4 1263 seavend0603 2012-12-4 08:41
在verilog中用assign赋值错误原因
verilog ，lh ，ST ，state ，TE
FPGA论坛 gibenlin 2012-11-30 2 2371 loansat 2012-11-30 17:03
Verilog HDL---复杂数字系统的构成
HDL ，verilog ，数字系统 ，控制 ，电路
FPGA论坛 mucanhin 2012-11-30 6 2269 GoldSunMonkey 2012-12-2 20:07
verilog_FPGA实例 attachment
FPGA ，PGA ，verilog ，verilo
FPGA论坛 liugp25 2012-11-29 6 2290 bulonghu 2013-1-5 16:44
ISE打开verilog工程无法显示源文件问题 attach_img
verilog ，源文件 ，verilo ，se ，AC
FPGA论坛 RaiseCom 2012-12-9 8 2337 GoldSunMonkey 2012-12-14 22:27
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