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Verilog学习心得(转)
verilog ，AD ，TE ，module ，ST
EDA 技术 梅花望青竹 2013-1-5 7 3284 青青cao 2012-7-26 15:42
verilog状态机看不到状态图
状态图 ，verilog ，状态机 ，TE ，ST
FPGA论坛 静默雪原 2013-1-4 3 2320 静默雪原 2013-1-14 21:52
verilog状态机看不到状态图
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FPGA论坛 静默雪原 2013-1-4 7 7131 xiao6666 2013-1-13 22:22
NGC调用的问题
FPGA ，HDL ，PGA ，verilog ，VHDL
FPGA论坛 zhaosg 2012-12-23 5 2507 GoldSunMonkey 2012-12-27 21:54
新手学EDA，verilog HDL和VHDL两种语言如何选择？
EDA ，verilog ，VHDL ，VerilogHDL ，vhdl语言
EDA 技术 金木年华fly 2012-12-23 19 5227 gaochy1126 2019-11-30 22:09
如何用verilog将50M的晶振频率分位1HZ
verilog ，晶振 ，hz ，时钟 ，相位
EDA 技术 benxiaohai111 2012-12-19 1 1759 greenapl1985 2013-1-27 22:46
Verilog中阻塞与非阻塞式赋值解惑
verilog ，阻塞 ，HDL ，VHDL ，hd
FPGA论坛 ChaiTF 2012-12-18 2 1488 XiaoWei369 2012-12-18 12:08
Verilog HDL建模技巧 ：低级建模 仿顺序操作
HDL ，verilog ，建模 ，流水灯 ，函数
FPGA论坛 xjsxjtu 2012-12-15 15 1684 GoldSunMonkey 2012-12-27 21:34
基于verilog设计的秒表
verilog ，时钟 ，FPGA ，hz ，信号测试
数字广电 王一冰 2012-12-13 0 1586 王一冰 2012-12-13 20:15
新手求教，Verilog 写的抢答器 attach_img
抢答器 ，verilog ，ck ，AC ，ov
EDA 技术 jim727 2012-12-12 10 2159 zhaorj8780 2013-1-16 18:59
verilog学习五点经验分享
verilog ，RS ，ST ，ge ，时钟
EDA 技术 FangTT 2012-12-11 5 2049 bill_shi68 2013-5-10 20:13
verilog学习五点经验分享 digest
verilog ，代码 ，信号 ，硬件 ，调试
FPGA论坛 FangTT 2012-12-11 61 19550 changwan1 2017-4-16 18:24
Verilog HDL语言always块未声明positive或negative导致的时钟不对准 attach_img digest
时钟 ，verilog ，Positive ，negative ，hdl语言
FPGA论坛 FangTT 2012-12-9 5 2623 薇儿安蓝 2013-1-30 13:52
求解verilog attach_img
verilog ，AD ，module ，AC ，DM
FPGA论坛 fengyiyong 2012-12-6 15 2004 whio 2012-12-13 16:28
求解verilog
verilog ，AD ，module ，DM ，代码
ZLG fengyiyong 2012-12-6 0 1495 fengyiyong 2012-12-6 22:56
ISE打开verilog工程无法显示源文件问题 attach_img
verilog ，源文件 ，verilo ，se ，AC
FPGA论坛 RaiseCom 2012-12-9 8 1928 GoldSunMonkey 2012-12-14 22:27
新手求助大家 attach_img
脉冲 ，verilog ，Verilog语言 ，verilo
FPGA论坛 spspssp 2012-12-11 2 1083 cuianbin 2012-12-11 20:10
我与赛灵思的2012+相知相识到相恋
赛灵思 ，编写 ，verilo ，verilog ，PGA
FPGA论坛 fengm 2012-12-25 5 1916 gaochy1126 2012-12-29 00:37
学习Verilog必走的3个阶段
verilog ，TI ，仿真 ，时序 ，AN
EDA 技术 梅花望青竹 2013-1-5 2 1374 yz2013 2013-1-6 12:36
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