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新人请教verilog HDL的延时问题。
HDL ，verilog ，VerilogHDL ，时钟 ，芯片
FPGA论坛 pangning7085 2013-3-21 17 3144 GoldSunMonkey 2013-3-24 21:52
求OFDM代码
OFDM ，代码 ，HDL ，verilog ，VHDL
FPGA论坛 1025004405 2013-3-15 12 2731 zyfzyf987 2013-4-12 12:46
分频器简单问题
分频器 ，时钟 ，hz ，verilog ，电路
FPGA论坛 magic_yuan 2013-3-14 4 1809 magic_yuan 2013-3-15 09:32
谁有可设置任意波特率的Uart程序（verilog的）？ attach_img
UART ，verilog ，verilo
FPGA论坛 jlgcumt 2013-3-10 21 6240 click_lijie 2016-12-3 19:02
初学verilog，感觉遇到逻辑电路力不从心！ attach_img
verilog ，逻辑电路 ，se ，ST ，RS
FPGA论坛 黑暗小y 2013-3-8 9 2088 黑暗小y 2013-3-9 22:44
verilog HDL 与 VHDL的区别
verilog ，VHDL ，VerilogHDL
EDA 技术 51xlf 2013-3-6 7 11598 elec921 2013-3-21 08:32
如何用Verilog描述 SPI 16bit数据的传输？ attach_img
spi ，verilog ，verilo ，pi
FPGA论坛 zhpg009 2013-3-2 13 2486 Backkom80 2013-5-20 16:31
verilog HDL 建模基础
HDL ，verilog ，建模 ，VerilogHDL
FPGA论坛 lection 2013-2-28 8 1726 GoldSunMonkey 2013-3-6 23:13
谁能推荐一本verilog书籍 attachment
verilog ，verilo
EDA 技术 i1mcu 2013-2-23 17 5908 梅花望青竹 2013-3-5 16:56
哪位大哥用verilog写过CRC16校验程序？ attach_img
CRC16校验 ，校验程序 ，verilog ，串口 ，串口传输
FPGA论坛 tzj123456tjz 2013-2-21 10 8010 guohao2243856 2013-10-16 10:05
verilog简单问题求助. attach_img
verilog ，Input ，ST ，npu ，RS
FPGA论坛 resxpl 2013-2-19 7 1915 resxpl 2013-2-20 20:39
【新手】一直很奇怪verilog中关于生成语句的问题
verilog ，verilo
FPGA论坛 nm2012 2013-2-15 1 1576 Backkom80 2013-2-16 09:08
verilog与vhdl
verilog ，VHDL ，缓冲器 ，I/O ，异步
FPGA论坛 uiodh 2013-1-31 1 3170 uiodh 2013-1-31 10:27
FPGA verilog的编程心得
FPGA ，verilog ，编程 ，se ，ge
FPGA论坛 pihois 2013-1-31 1 2075 pihois 2013-1-31 10:14
基于FPGA的用verilog hdl编写产生spwm波形程序
FPGA ，HDL ，verilog ，编写 ，SPWM波形
FPGA论坛 bitandpower 2013-1-31 11 5178 zheng21he 2020-1-9 18:58
Verilog assign和always 注意事宜
verilog ，ge ，edge ，时序 ，时序逻辑
FPGA论坛 FangTT 2013-1-30 12 2679 FangTT 2013-3-18 17:14
Verilog的数据类型
数据类型 ，verilog ，寄存器 ，向量 ，TE
FPGA论坛 qingniao966 2013-1-30 1 1826 GoldSunMonkey 2013-1-30 22:56
Verilog三段式状态机描述
三段式状态机 ，verilog ，电路 ，se ，寄存器
FPGA论坛 mucanhin 2013-1-29 6 1928 fanfanjwj 2013-10-16 14:58
求教程序！
开关 ，verilog ，编写 ，verilog编写 ，verilo
新手园地 315449340 2013-2-27 4 2778 jlass 2013-3-1 08:23
为什么我多余定义的信号不报警告呢？
信号 ，ST ，verilog ，Wire ，软件
FPGA论坛 水畔天蓝 2013-3-7 3 1742 GoldSunMonkey 2013-3-8 21:22
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