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如用用Verilog HDL 实现CPLD与DPS之间的数据传递?
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组合逻辑与时序逻辑疑问 FPGA论坛 magic_yuan 2013-4-1 8 3324 magic_yuan 2013-4-2 10:46
关于Verilog的两个小疑问 EDA 技术 brace1108 2013-3-30 3 1929 jakfens 2013-4-2 09:13
分享:任意奇数分频(50%占空比) verilog 代码 attach_img FPGA论坛 cuianbin 2013-3-22 17 3496 GoldSunMonkey 2013-7-12 19:49
求教关于VHDL和Verilog HDL的问题 FPGA论坛 pangning7085 2013-3-21 14 2408 GoldSunMonkey 2013-3-27 23:18
新人请教verilog HDL的延时问题。 FPGA论坛 pangning7085 2013-3-21 17 2785 GoldSunMonkey 2013-3-24 21:52
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谁有可设置任意波特率的Uart程序(verilog的)? attach_img FPGA论坛 jlgcumt 2013-3-10 21 5793 click_lijie 2016-12-3 19:02
初学verilog,感觉遇到逻辑电路力不从心! attach_img
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为什么我多余定义的信号不报警告呢?
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如何用Verilog描述 SPI 16bit数据的传输? attach_img
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verilog HDL 建模基础 FPGA论坛 lection 2013-2-28 8 1470 GoldSunMonkey 2013-3-6 23:13
求教程序! 新手园地 315449340 2013-2-27 4 2424 jlass 2013-3-1 08:23
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