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求助FPGA状态机的条件always0和!always0是什么?（quartus II生成） attach_img
FPGA ，verilog ，Quartus ，状态机
FPGA论坛 泼墨染笛香 2025-1-7 1 5852 泼墨染笛香 2025-1-8 09:40
verilog能否读取普通文本文件？
verilog ，ADM ，readme ，DM ，AD
EDA 技术 pearcaoer 2007-8-1 1 2800 pearcaoer 2007-8-3 14:28
请教altera fpga verilog 程序问题
altera ，FPGA ，verilog ，AD ，RAM
ZLG houyongg 2008-8-1 1 1810 houyongg 2008-8-1 10:19
请问在一个顶层文件的问题
verilog ，代码 ，信号 ，编写 ，管脚
EDA 技术 yeool 2009-8-29 1 2496 一只小蜗牛 2009-8-31 16:43
verilog学习
verilog ，HDL ，VHDL ，hd ，基础知识
新手园地 chenqinte 2009-12-14 1 1750 pigjiang 2009-12-16 17:03
在verilog中使用%，/（求余和求模）时分离数码管显示
verilog ，数码管显示
EDA 技术 sqm1122334 2010-10-5 1 3997 cbryan211 2010-11-10 15:41
求教
os ，MOS ，TE ，CAN ，verilog
EDA 技术 caoqing1314 2012-5-20 1 2806 GoldSunMonkey 2012-5-20 23:53
请教：关于verilog语法问题
verilog ，电平 ，开关 ，verilong ，Verilog语言
FPGA论坛 li46552089 2012-8-1 1 1840 GoldSunMonkey 2012-8-1 22:57
verilog设计经验点滴
verilog ，Wire ，AD ，TE ，Example
FPGA论坛 wmsk 2012-10-14 1 1640 GoldSunMonkey 2012-10-14 20:45
求助：verilog的ODDR2使用问题
verilog ，DDR ，ST ，TE ，AI
FPGA论坛 wrigleymint 2012-11-27 1 3611 wrigleymint 2012-11-27 17:01
Verilog HDL建模技巧 ：低级建模 仿顺序操作
建模 ，verilog ，HDL ，功能模块 ，信号
FPGA论坛 xjsxjtu 2013-1-12 1 1335 xjsxjtu 2013-1-12 21:57
verilog与vhdl
verilog ，VHDL ，缓冲器 ，I/O ，异步
FPGA论坛 uiodh 2013-1-31 1 3102 uiodh 2013-1-31 10:27
如何通过fpga对4路地址线进行16路的扩展
FPGA ，verilog ，verilo ，代码 ，单板
嵌入式操作系统论坛 Projectaker 2015-6-15 1 849 yulunna 2015-6-16 15:36
求助：Verilog设计一个2位4输入最大数值检测电路
设计 ，检测电路 ，verilog ，代码 ，testbench ，TEST
FPGA论坛 小张001 2022-6-19 1 2517 mcu5i51 2022-6-20 07:45
capture cis 能不能进行verilog仿真
CAPTURE ，cis ，verilog ，仿真 ，ce
PCB技术 simpledsp 2009-7-30 1 2660 摩尔 2009-8-6 23:54
ISE 8.2i 打不开编辑窗口，该怎么办？
se ，module ，verilog ，代码 ，verilo
EDA 技术 chenni06 2007-8-2 1 2982 dreams-link 2014-4-20 23:03
请教如何利用FPGA读取SD卡存储的内容!急!
FPGA ，SD卡 ，COM ，verilog ，通信
侃单片机论坛 yrisking 2010-8-26 1 3513 ar_dong 2010-8-26 13:30
求助，最近再看verilog，在I2C这里卡住了
I2c ，verilog ，状态机 ，EEPROM ，系统设计
FPGA论坛 lxc806705 2011-5-3 1 2684 sxhhhjicbb 2011-5-4 00:04
Verilog学习技巧 attachment
verilog ，verilo ，AC
FPGA论坛 dameihuaxia 2020-5-6 1 338 雷北城 2020-5-6 16:27
【新手】一直很奇怪verilog中关于生成语句的问题
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FPGA论坛 nm2012 2013-2-15 1 1525 Backkom80 2013-2-16 09:08
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