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FPGA硬件设计
硬件设计 ，FPGA ，verilo ，最小系统 ，verilog
新手园地 tcsheep01 2009-3-7 9 5887 senzh01 2009-12-21 20:26
verilog 高手请进！
verilog ，TE ，MP3 ，AN ，Output
EDA 技术 lake198664 2007-8-27 9 2971 端木 2007-9-16 22:28
大家觉得没做过FPGA板子的实验，可以找到FPGA的工作么？
FPGA ，I2c ，编写 ，verilog ，verilo
FPGA论坛 zhang-sb23 2013-8-3 9 2363 lwq030736 2013-8-7 15:10
夏宇闻fpga教程:Verilog HDL的基本语法 attachment
HDL ，verilog ，FPGA教程 ，VerilogHDL
FPGA论坛 后来的我们 2011-12-5 9 2355 tikelu 2011-12-6 20:40
verilog中reg和wire类型的区别和用法
verilog ，Wire ，端口 ，NET ，寄存器
ZLG 即时生效 2012-1-18 9 3753 lirfv 2012-2-6 21:04
Verilog应用全攻略 attachment
verilog ，硬件描述语言 ，硬件 ，电路 ，hd
FPGA论坛 wmsk 2013-1-22 9 2021 ifpga 2013-4-16 17:19
请教verilog的pwm波的产生
PWM波 ，verilog ，se ，TPU ，Output
FPGA论坛 16ysa 2010-3-21 9 7690 fym308 2010-6-10 21:25
verilog实现三次样条插值
verilog ，verilo
FPGA论坛 我看看 2018-5-13 9 2986 antonyzzz 2020-12-17 15:21
请教一个关于VERILOG中分频记数的例子
verilog ，LDO ，se ，ck ，module
EDA 技术 miantan 2007-1-15 9 2996 whyand100 2007-1-23 16:12
请教：verilog实现的UART模块中波特率的时钟分频问题……
UART ，verilog ，时钟分频 ，ps ，FPGA
FPGA论坛 yuxiang2008 2012-4-18 9 5913 hawksabre 2012-12-27 18:28
初学verilog，感觉遇到逻辑电路力不从心！ attach_img
verilog ，逻辑电路 ，se ，ST ，RS
FPGA论坛 黑暗小y 2013-3-8 9 2071 黑暗小y 2013-3-9 22:44
verilog学习
verilog ，verilo
FPGA论坛 mdykj33 2015-10-21 9 1572 mengyuwei290 2015-12-4 09:13
基于FPGA的SDRAM控制器 attachment
FPGA ，SDRAM控制器 ，verilog ，verilo
ZLG 20801233 2009-11-21 9 2588 loveforever 2009-11-22 21:53
转：fpga 与 arm 的spi通信方式 attachment
ARM ，spi通信 ，FPGA ，代码 ，verilog
ZLG 黑发尤物 2011-2-11 9 3645 ladygaga 2011-5-25 17:10
VERILOG怎么样实现顶层文件调用其他模块？
verilog ，Wire ，TI ，TPU ，Output
FPGA论坛 wrr891208 2013-5-28 9 23856 liwei028 2020-4-15 10:41
用verilog HDL设计电子时钟
HDL ，verilog ，电子时钟 ，VerilogHDL ，模块化
新手园地 蒙meng 2012-5-15 9 2429 wukunshan 2012-5-27 20:56
使用外置FIFO芯片还是FPGA内部实现？？
FIFO ，FPGA ，芯片 ，IDT ，verilog
FPGA论坛 shell.albert 2012-7-31 9 5230 qiuqiandexiaozh 2012-8-12 08:57
关于编写verilog代码的小心得 attach_img
编写 ，代码 ，verilog代码 ，verilog ，verilo
Microchip 咕咕呱呱孤寡 2024-9-14 9 19936 咕咕呱呱孤寡 2024-10-14 16:50
请教：关于verilog语法问题
verilog ，电平 ，开关 ，verilong ，Verilog语言
FPGA论坛 li46552089 2012-8-1 9 2014 GoldSunMonkey 2012-8-9 23:18
高手们是怎么使用并行思想去设计模块的？
通信 ，通信协议 ，verilog ，verilo ，状态机
FPGA论坛 zhang-sb23 2013-8-24 9 1940 zhang-sb23 2013-8-26 06:12
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