VerilogHDL 标签:

VerilogHDL

最新发表 / 热门讨论

 版块 作者 回复/查看 最后发表
帶著東西來祝賀 attachment
HDL ，verilog ，VerilogHDL ，verilo ，hd
FPGA论坛 腾腾 2010-3-23 7 2337 voxelgeo 2010-3-29 18:25
verilog HDL 与 VHDL的区别
verilog ，VHDL ，VerilogHDL
EDA 技术 51xlf 2013-3-6 7 11198 elec921 2013-3-21 08:32
Verilog HDL程序设计与实践 attachment
HDL ，verilog ，VerilogHDL ，part1
ZLG 3B1105 2011-7-9 7 2328 即时生效 2011-7-21 16:39
找书把人就找的气死了。请老T叔帮忙。 attach_img
HDL ，prime ，Primer ，verilog ，VerilogHDL
电子技术交流论坛 dongshan 2011-8-7 7 2024 xxddqq2008 2011-8-8 13:48
Verilog HDL三种建模方式
HDL ，verilog ，建模 ，VerilogHDL ，IEEE
FPGA论坛 星星之火红 2012-11-8 7 3219 yghanwuji 2013-10-12 12:18
verilog hdl硬件描述语言(中文教程) attachment
HDL ，verilog ，硬件描述语言 ，VerilogHDL
ZLG 想实习去 2010-1-17 6 2423 aqua2013 2016-6-10 22:01
VerilogHDL语法疑问
VerilogHDL ，ge ，RS ，se ，ST
EDA 技术 sukejia 2008-6-22 6 1865 shyfish 2008-8-29 15:48
VHDL转verilogHDL
VerilogHDL ，VHDL ，代码
FPGA论坛 daixi520 2014-1-11 6 1594 zhangrenxin091 2014-5-14 18:08
Verilog HDL和VHDL的比较
verilog ，VHDL ，电路 ，硬件 ，VerilogHDL
EDA 技术 awey 2008-1-18 5 2714 windymeng 2008-1-23 18:02
一个简单的VerilogHDL程序仿真波形出错，求解！
程序仿真 ，VerilogHDL ，RS ，ST ，TE
FPGA论坛 wang1987 2011-8-19 5 1692 viatuzi 2011-8-19 23:58
FPGA求助
FPGA ，HDL ，hd ，verilog ，VerilogHDL
FPGA论坛 gibenlin 2012-11-30 4 1068 seavend0603 2012-12-4 08:41
一个比较奇怪的问题，关于下载
altera ，TE ，verilo ，编译 ，VerilogHDL
EDA 技术 shouzhou 2007-11-10 4 1601 vongy 2007-11-12 19:17
调试一个UART程序，用verilogHDL写的
UART ，VerilogHDL ，调试 ，仿真 ，时序
FPGA论坛 幻月舞姬 2015-5-28 4 1544 幻月舞姬 2015-9-3 09:23
QuartusII13.0使用教程详解 attach_img
ar ，quartusII ，AC ，TE ，nex ，VerilogHDL
EDA 技术 gaochy1126 2021-5-29 3 3350 gaochy1126 2021-5-29 07:30
USB2_0控制器CY7C68013与FPGA接口的VerilogHDL实现 attachment
CY7C68013 ，FPGA ，USB ，VerilogHDL ，接口
电子技术交流论坛 mmuuss586 2013-6-16 3 1519 mmuuss586 2013-6-16 15:59
数据截位
HDL ，verilog ，VerilogHDL ，verilo ，hd
EDA 技术 上官紫虞 2014-8-12 3 1436 合体后代 2014-9-3 17:37
怎样将模拟信号解调成数字信号，用VerilogHDL实现 attach_img
VerilogHDL ，数字信号 ，模拟信号 ，信号解调 ，AC
FPGA论坛 ljss1104 2015-3-26 3 1407 windycraze 2015-5-29 10:08
Verilog HDL的基本语法 attachment
HDL ，verilog ，模型 ，电路 ，VerilogHDL
FPGA论坛 mdy郭柏荣 2019-9-6 2 677 mdy郭柏荣 2019-10-18 15:31
veriloghdl里 位数不同的两个变量怎么赋值 啊
HDL ，verilog ，VerilogHDL ，verilo ，hd
EDA 技术 _horse 2007-9-19 2 3550 _horse 2007-9-19 21:24
请教大家一个问题
EDA ，HDL ，verilog ，VerilogHDL ，硬件
EDA 技术 zjsyjbb 2012-1-1 2 1436 utopiaworld 2012-1-7 13:51
12345下一页