vidado hierarchy中的verilog和verilog header的区别 | EDA 技术 | t851018986 2016-2-18 | 1 2148 | gaochy1126 2016-2-29 08:59 |
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求助关于XST中关于keep hierarchy的选项:yes、no和soft | FPGA论坛 | mhanchen 2013-8-2 | 7 3727 | mhanchen 2013-8-5 19:48 |
求助一下ISE的编译map出错 | FPGA论坛 | snowtrace 2013-4-9 | 1 2012 | ifpga 2013-4-9 10:29 |
ISE综合选项Keep Hierarchy | FPGA论坛 | zy7598865 2012-8-13 | 2 5956 | 薇儿安蓝 2013-1-25 14:10 |
Error: Can't elaborate user hierarchy "lock:inst16" | FPGA论坛 | YJH眼睛 2012-3-8 | 13 20624 | Miton 2016-11-7 19:27 |