GD32F103C8T6的SPI波形异常问题

只看该作者 · 2025-7-23 14:53

本帖最后由萌德不萌于 2025-7-23 15:00 编辑

我在使用逻辑分析仪测试SPI波形时，发现只要在调用spi_i2s_data_transmit(SPI1,data)之前增加了“等待SPI发送缓冲为空”的while循环，CS的波形就被提前拉高了

只要我注释掉该while循环，CS波形就恢复正常

为什么会这样呢

只看该作者 · 2025-7-23 15:56

CS控制逻辑与SPI传输状态不同步，可能是代码中CS拉高位置错误，或硬件自动控制配置不当。

只看该作者 · 2025-7-23 15:56

CS在数据发送完成后再拉高。

只看该作者 · 2025-7-23 15:56

避免冗余的 TXE 等待，优先使用 spi_i2s_data_transmit() 的阻塞特性。

1万 · 2025-7-23 16:57

检查SPI模式配置。

只看该作者 · 2025-7-23 17:09

本帖最后由 dffzh 于 2025-7-23 17:31 编辑

你把CS的控制代码屏蔽后测试看下是什么效果，有问题回复我，再帮你看下：

官网上的这个SPI demo程序，我大致扫了一下代码，CS配置为软件控制，但实际貌似代码上没有操作CS，不知道为什么可以通信成功，有点神奇：

可能是其评估板上的硬件一直拉低CS了。

2万 · 2025-7-23 18:37

在拉高CS 之前，给SPI 状态寄存器拍个快照。拉高后设个断点，回头看快照。
看波形像是判断发送 FIFO空了就拉高了CS，实际上位移寄存器还在工作。

1万 · 2025-7-23 18:58

spi_i2s_data_transmit() 函数本身会阻塞，直到发送缓冲区可用（即 TXE=1），因此显式等待 TXE 通常是多余的。

1万 · 2025-7-23 19:59

需要正确控制CS信号的时序。

只看该作者 · 2025-7-24 10:50

dffzh 发表于 2025-7-23 17:09
你把CS的控制代码屏蔽后测试看下是什么效果，有问题回复我，再帮你看下：

官网上的这个SPI demo程序，我大 ...

老哥，屏蔽掉后就是CS一直维持拉高状态了。
还有一个问题，就是原本屏蔽掉“等待发送缓冲区清空”的while循环后，不是SPI发送和CS时序就正常了么，但是我现在只要把SPI1_SendData函数再放入定时器Timer2的中断里定时发送，就又会出现CS提前拉高的情况

2万 · 2025-7-24 14:35

你这是硬件SPI？你用逻辑分析仪抓一下看下，一般硬件SPI不会有很大问题。

只看该作者 · 2025-7-24 16:49

未加定时器的代码。包含spi.f spi.c main.c