上拉电阻和下拉电阻的作用
在电路设计时经常看到上拉或下拉电阻的概念，本文主要对其概念做一个简单介绍。上拉（pull up）或下拉（pull down）电阻（统称为拉电阻），最基本的作用是将状态不确定的信号通过一个电阻将其稳定在高电平或低电平，无论具体用法如何，其基本用法是相同的，在不同场合中对电阻阻值要求不同。二、分类及使用场景拉电阻可以分为4种：输入上拉，输入下拉，输出上拉，输出下拉。当拉电阻用于输入信号引脚时，需要使用上拉电阻还是下拉电阻，取决于电路系统本身的需要。1. 输入时的上拉电阻和下拉电阻1.1 使用上拉的场景例如低有效复位输入信号，希望上电复位后处于无效状态，因此可以增加一个上拉电阻。1.2 使用下拉的场景例如高电平有效使能控制电机的输入控制信号，我们希望上电后默认处于低电平状态，避免受到其他噪声干扰而误触发为高电平，导致电机出现不期望的转动，因此可以增加一个下拉电阻。很多单片机都会集成上拉或下拉电阻，用户可根据需要选择是否打开。1.3 详细描述当单片机处于数字输入模式，由于输入是不确定的信号，实际输入的值可能在0或1跳变，如果不做处理，输入信号会不确定。如果加上下拉电阻，采集到的值一直是1。
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下图是单片机内部结构，阻抗过大导致输入电压飘忽不定。
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三极管的部分阻抗非常大，家的下拉电阻相对很小，分压很小，接近0V，钳位在低电平。1.4 可以输入高电平虽然直接接地也可以达到同样的效果，但是无法输入高电平。
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即使加上5v电压，输入电压依然为0v。
https://i-blog.csdnimg.cn/blog_migrate/ca948b68af210fe870bbab3877bfe0b3.png2. 输出时的上拉电阻和下拉电阻2.1 输出时的上拉电阻输出时上拉电阻作用除了稳定输出信号，还具有提升驱动能力的作用。2.1.1 提升驱动能力单片机输出高电平时输出电压是5v。
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给输出接一个100欧的电阻，输出电压变为3.8v。
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此时接一个100欧的上拉电阻，输出电压变为了4.2v，提升了电路的驱动能力。
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输出高电平5v时的电流方向如下图，上部MOS管导通，下部电阻无穷大，测量电压实际为电源电压。
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接上外部电阻之后的等效电路如下，电源内阻及MOS阻抗共同组成内部电阻，按照电阻分压原理，可知输出为3.8v。
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加上上拉电阻之后，上拉电阻跟内部电阻是并联关系，并联之后总电阻减小，根据分压原理，上面电阻小了，下面就能分到更多的电压，这个时候输出电压变高为4.2v，提高了驱动能力。
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所谓上拉电阻增强驱动能力，最本质上就是让上拉电阻与单片机里面的内阻并联，使上部电阻变小，输出电压变大。2.1.2 上拉电阻可以将不确定的信号稳定在高电平当引脚处于开漏输出时，上面的MOS是断开的，相当于接一个无穷大的电阻；当需要输出高电平时，则需要把下面的MOS也截止，相当于接两个无穷大的电阻，这两个电阻又相当于断开，所以输出是不确定的。
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加上一个10k的上拉电阻之后，与上面无穷大的电阻并联之后大小也约为10k，与下面无穷大的电阻串联分压，5v几乎都加在了下面电阻上，就能输出高电平了。其根本的原因还是并联降低阻抗。
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图片显示不了？ 学习了，还没有用过下拉电阻的情况。 当器件引脚悬空时（未输入信号），上拉电阻将其电平拉至电源电压，避免因悬空引入干扰或逻辑状态不确定。 上拉电阻（通常4.7kΩ）确保总线空闲时为高电平，设备通过拉低电平发送数据。 上拉电阻可减少外部噪声对信号线的影响，因为高电平状态需要外部干扰电压超过阈值才能改变逻辑状态。 上拉电阻连接在信号线和电源正极（VCC）之间，其作用是在信号线没有被其他设备拉低时，将信号线的电平拉高到接近VCC的水平。 在CMOS芯片上，为了防止静电造成损坏，不用的管脚不能悬空，一般接上拉电阻以降低输入阻抗，提供泄荷通路。 许多微控制器支持内部上拉/下拉电阻配置，可省略外部电阻 提高芯片输入信号的噪声容限，增强抗干扰能力。 下拉电阻可稳定参考电压，避免输入信号漂移。 使用三极管、MOS 管等有源器件替代电阻，提升驱动能力 结合功耗、响应速度和抗干扰能力优化阻值。 在CMOS和TTL逻辑门中，上拉和下拉电阻用于确保输入端的电平状态，防止浮空导致的不确定行为。 在有轻微漏电流的情况下，信号线仍然能够被拉低。这种弱下拉特性在某些开关电路和传感器接口中非常有用。 I²C 总线的 SDA/SCL 引脚通常为开漏输出，需上拉电阻将信号拉高 为增强输出引脚的驱动能力，有的单片机管脚上也常使用上拉电阻。 防止静电或浪涌电压对引脚的冲击，通过下拉电阻将异常电压导入地。 阻抗和emc 上下拉的作用还是挺明显的。
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